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Jul 20, 2023

Dimostrazione del transistor di memoria ferroelettrico 2D

I ricercatori della Tokyo Tech hanno realizzato un transistor di memoria ferroelettrico laterale utilizzando un materiale 2D. Hanno scelto α-In2Se3, che è “rinomato per l’elevata mobilità della portante, il bandgap regolabile e la forte

I ricercatori della Tokyo Tech hanno realizzato un transistor di memoria ferroelettrico laterale utilizzando un materiale 2D.

Hanno scelto α-In2Se3, che è "rinomato per l'elevata mobilità dei portatori, il bandgap sintonizzabile e le forti proprietà ferroelettriche a livello atomico, che lo rendono ideale per applicazioni di memoria ad alta velocità", secondo l'università.

Il transistor del contatto inferiore è stato realizzato facendo cadere una scaglia (di circa 29 nm di spessore) di α-In2Se3 sui contatti anziché far crescere il materiale dal basso verso l'alto.

"Quando si fabbricano transistor ferroelettrici ad effetto di campo con contatto inferiore mediante esfoliazione del materiale 2D, è preferibile un'ampia larghezza dell'elettrodo per migliorare la resa complessiva", ha affermato Tokyo Tech. «Tuttavia, ottenere lunghezze di canale su scala nanometrica per gli elettrodi nanogap diventa difficile quando si impiegano contemporaneamente ampie larghezze di elettrodi, principalmente a causa del rapporto sostanziale tra la larghezza dell’elettrodo e la lunghezza del canale».

La risposta è stata un dispositivo di memoria con un contatto inferiore strutturato in nano-gap a due terminali (vedere il diagramma) che utilizza l'inversione di polarizzazione nel piano possibile con α-In2Se3.

Il flipping viene avviato applicando una tensione di drain attraverso un canale con una lunghezza “relativamente stretta”, ha detto Tokyo, di 100 nm – la distanza tra i bordi interni della sorgente di platino e gli elettrodi di drain. Il gate è il substrato di silicio fortemente drogato, isolato con un sottile strato di ossido.

Questa struttura laterale è, in teoria, compatibile con la fabbricazione convenzionale di dispositivi a semiconduttore, ha affermato l'università.

La memoria proof-of-concept commuta la resistività con un rapporto on-off di 103, conservazione dei dati di 17 ore e resistenza di 1.200 cicli.

±5 V sul gate sono stati sufficienti per polarizzare il ferroelettrico, ±20 V sul gate e +10 V sul drain hanno fornito un ciclo di isteresi del flusso di corrente di drain con poco meno di 10 μA di differenza tra gli stati 0 Vg.

“Crediamo che questo progetto aprirà il modo in cui i dati vengono archiviati e accessibili e aprirà interessanti opportunità per varie applicazioni, tra cui l’intelligenza artificiale, l’edge computing e i dispositivi Internet of Things”, ha affermato il leader del team, il professor Yutaka Majima.

I dettagli della ricerca possono essere trovati in "Bottom contact 100 nm channel-length α-In2Se3 in-plane ferroelectric memory", pubblicato su Advanced Science. Il documento è scritto in modo chiaro e può essere letto senza pagamento.